適用於雙倍／單倍數據速率的記憶體存取電路

专利摘要:
記憶體存取電路包含一資料寫入電路及一第一寫入開關電路。該資料寫入電路係接收一雙倍數據速率資料或一單倍數據速率資料，並輸出一調整過的雙倍數據速率資料的奇數項資料及偶數項資料或一調整過的單倍數據速率資料。該第一寫入開關電路係當該資料寫入電路接收該雙倍數據速率資料時，輸出該調整過的雙倍數據速率資料的奇數項資料至一記憶體的奇數區塊，及輸出該調整過的雙倍數據速率資料的偶數項資料至該記憶體的偶數區塊，以及當該資料寫入電路接收該單倍數據速率資料時，輸出該調整過的單倍數據速率資料至該記憶體的奇數區塊或偶數區塊。
公开号:TW201312582A
申请号:TW100132847
申请日:2011-09-13
公开日:2013-03-16
发明作者:Chih-Huei Hu；Chia-Wei Chang；Der-Min Yuan
申请人:Etron Technology Inc；
IPC主号:G11C7-00

专利说明:
適用於雙倍/單倍數據速率的記憶體存取電路
本發明係有關於一種用以對記憶體存取資料的電路，尤指一種適用於雙倍/單倍數據速率電路的記憶體存取電路。
請參照第1A圖、第1B圖和第1C圖，第1A圖係為先前技術說明雙倍數據速率電路100的示意圖，第1B圖係為說明雙倍數據速率電路100寫入雙倍數據速率資料DDRD1及相對應的光罩阻隔訊號MDDRD1的示意圖，第1C圖係為說明雙倍數據速率電路100讀出雙倍數據速率資料DDRD2的示意圖。雙倍數據速率電路100包含一資料寫入電路102、一光罩資訊電路104、一第一奇數項輸入暫存器106、一第一偶數項輸入暫存器108、一資料讀出電路120、一第一奇數項輸出暫存器122、一第一偶數項輸出暫存器124。如第1B圖所示，資料寫入電路102的第一輸入緩衝電路1022接收雙倍數據速率資料DDRD1後，萃取出雙倍數據速率資料DDRD1的奇數項資料DDRD1_O至一第二奇數暫存器1024，以及雙倍數據速率資料DDRD1的偶數項資料DDRD1_E至一第二偶數暫存器1026，其中奇數項資料DDRD1_O與偶數項資料DDRD1_E的頻率係為雙倍數據速率資料DDRD1的一半，且奇數項資料DDRD1_O與偶數項資料DDRD1_E係為相關並排的資料。光罩資訊電路104的第二輸入緩衝電路1042接收光罩阻隔訊號MDDRD1後，萃取出對應於雙倍數據速率資料DDRD1的奇數項資料DDRD1_O的光罩阻隔訊號MDDRD1_O至一第三奇數暫存器1044，以及對應於雙倍數據速率資料DDRD1的偶數項資料DDRD1_E的光罩阻隔訊號MDDRD1_E至一第三偶數暫存器1046。
第一奇數項輸入暫存器106分別由第二奇數暫存器1024及第三奇數暫存器1044接收奇數項資料DDRD1_O及光罩阻隔訊號MDDRD1_O，並根據奇數項資料DDRD1_O及光罩阻隔訊號MDDRD1_O，傳送一奇數項資料DDRD1_O’的差動訊號O1、O1B至連接一記憶體的奇數區塊的二奇數差動匯流排OB、OBB，其中光罩阻隔訊號MDDRD1_O係用以阻隔奇數項資料DDRD1_O中的部分奇數項資料，以產生奇數項資料DDRD1_O’。第一偶數項輸入暫存器108分別由第二偶數暫存器1026及第三偶數暫存器1046接收偶數項資料DDRD1_E及光罩阻隔訊號MDDRD1_E，並根據偶數項資料DDRD1_E及光罩阻隔訊號MDDRD1_E，傳送一偶數項資料DDRD1_E’的差動訊號E1、E1B至連接記憶體的偶數區塊的二偶數差動匯流排EB、EBB，其中光罩阻隔訊號MDDRD1_E係用以阻隔偶數項資料DDRD1_E中的部分偶數項資料，以產生偶數項資料DDRD1_E’。
如第1C圖所示，資料讀出電路120的奇數排程緩衝器1202接收經由第一奇數項輸出暫存器122讀出並放大的雙倍數據速率資料DDRD2的奇數項資料DDRD2_O；資料讀出電路120的偶數排程緩衝器1204接收經由第一偶數項輸出暫存器124讀出並放大的雙倍數據速率資料DDRD2的偶數項資料DDRD2_E。資料讀出電路120的離線驅動電路1206係用以提高奇數項資料DDRD2_O與偶數項資料DDRD2_E的準確性，並輸出雙倍數據速率資料DDRD2。
請參照第2A圖、第2B圖和第2C圖，第2A圖係為先前技術說明單倍數據速率電路200的示意圖，第2B圖係為說明單倍數據速率電路200寫入單倍數據速率資料SDRD1及相對應的光罩阻隔訊號MSDRD1的示意圖，第2C圖係為說明單倍數據速率電路200讀出單倍數據速率資料SDRD2的示意圖。單倍數據速率電路200包含一資料寫入電路202、一光罩資訊電路204、一第一輸入暫存器206、一第一輸出暫存器208、一資料讀出電路220。如第2B圖所示，資料寫入電路202的第一輸入緩衝電路2022接收單倍數據速率資料SDRD1後，儲存單倍數據速率資料SDRD1至一第二輸入暫存器2024。光罩資訊電路204的第二輸入緩衝電路2042接收光罩阻隔訊號MSDRD1後，儲存光罩阻隔訊號MSDRD1至一第三輸入暫存器2044。
第一輸入暫存器206分別由第二輸入暫存器2024及第三輸入暫存器2044接收單倍數據速率資料SDRD1及光罩阻隔訊號MSDRD1，並根據單倍數據速率資料SDRD1及光罩阻隔訊號MSDRD1，傳送一單倍數據速率資料SDRD1’的差動訊號S1、S1B至連接一記憶體的二差動匯流排S、SB，其中光罩阻隔訊號MSDRD1係用以阻隔單倍數據速率資料SDRD1中的部分資料，以產生單倍數據速率資料SDRD1’。而單倍數據速率資料SDRD1’的差動訊號S1、S1B即可經由二差動匯流排S、SB儲存於記憶體。
如第2C圖所示，資料讀出電路220的排程緩衝器2202接收經由第一輸出暫存器208讀出並放大的單倍數據速率資料SDRD2’。資料讀出電路220的離線驅動電路2206係用以提高單倍數據速率資料SDRD2’的準確性，並輸出單倍數據速率資料SDRD2。
綜上所述，在先前技術中，雙倍數據速率電路100和單倍數據速率電路200並無法直接共用一記憶體。因此，在記憶體晶片輕薄短小的趨勢下，先前技術將會失去競爭優勢。
本發明的一實施例提供一種適用於雙倍/單倍數據速率的記憶體存取電路。該記憶體存取電路包含一資料寫入電路及一第一寫入開關電路。該資料寫入電路係用以接收一雙倍數據速率資料或一單倍數據速率資料，並輸出一調整過的雙倍數據速率資料的奇數項資料及偶數項資料或一調整過的單倍數據速率資料；該第一寫入開關電路係用以當該資料寫入電路接收該雙倍數據速率資料時，輸出該調整過的雙倍數據速率資料的奇數項資料至一記憶體的奇數區塊，及輸出該調整過的雙倍數據速率資料的偶數項資料至該記憶體的偶數區塊，以及當該資料寫入電路接收該單倍數據速率資料時，輸出該調整過的單倍數據速率資料至該記憶體的奇數區塊或該記憶體的偶數區塊。
本發明所提供的適用於雙倍/單倍數據速率的記憶體存取電路，該記憶體存取電路在寫入一雙倍數據速率資料及一單倍數據速率資料時，可共用同一記憶體。因此，本發明可解決在先前技術中，一雙倍數據速率電路和一單倍數據速率電路無法共用一記憶體的問題。如此，在一記憶體晶片輕薄短小的趨勢下，本發明將具有較先前技術高的競爭優勢。
請參照第3A圖、第3B圖和第3C圖，第3A圖係為本發明的一實施例說明一種雙倍/單倍數據速率電路共存的電路架構300的示意圖，第3B圖係為說明電路架構300寫入雙倍數據速率資料DDRD3及相對應的光罩阻隔訊號MDDRD3的示意圖，第3C圖係為說明電路架構300寫入單倍數據速率資料SDRD3及相對應的光罩阻隔訊號MSDRD3的示意圖。如第3A圖所示，電路架構300包含一資料寫入電路302、一光罩資訊電路304、一第一奇數項輸入暫存器306、一第一偶數項輸入暫存器308、一第一奇數項輸出暫存器310、一第一偶數項輸出暫存器312、一寫入開關控制電路314、一第一寫入開關電路316、一第二寫入開關電路318、一讀出開關控制電路320、一讀出開關電路322、一資料讀出電路324。資料寫入電路302包含一第一輸入緩衝器3022、一第一多工器3024、一第二奇數暫存器3026、一第二偶數暫存器3028及一第二多工器3030。光罩資訊電路304包含一第二輸入緩衝器3042、一第三多工器3044、一第三奇數暫存器3046、一第三偶數暫存器3048及一第四多工器3050。第一寫入開關電路316包含一第一開關3162及一第二開關3164。第二寫入開關電路318包含一第三開關3182及一第四開關3184。讀出開關電路322包含一第五開關3222及一第六開關3224。資料讀出電路324包含一排程緩衝器3242及一離線驅動電路3244。另外，寫入開關控制電路314係根據一雙倍數據速率訊號DDR、一單倍數據速率訊號SDR及資料寫入電路302接收的單倍數據速率資料的最後一位元B0，輸出第一寫入控制訊號FWS及一第二寫入控制訊號SWS；讀出開關控制電路320係根據雙倍數據速率訊號DDR、單倍數據速率訊號SDR、資料寫入電路302接收的單倍數據速率資料的最後一位元B0及一同步訊號SYN，輸出一讀出控制訊號RC。
如第3B圖所示，第一輸入緩衝器3022具有一第一端，用以接收雙倍數據速率資料DDRD3，及一第二端，用以輸出一第二雙倍數據速率資料DDRD3’；第一多工器3024具有一第一端，耦接於第一輸入緩衝器3022的第二端，一第二端，耦接於一地端GND，及一輸出端，其中第一多工器3024係根據單倍數據速率訊號SDR及雙倍數據速率訊號DDR，決定輸出地端GND的訊號或第二雙倍數據速率資料DDRD3’的偶數項資料DDRD3’_E。此時，因為第一輸入緩衝器3022係接收雙倍數據速率資料DDRD3，所以第一多工器3024輸出第二雙倍數據速率資料DDRD3’的偶數項資料DDRD3’_E。第二奇數暫存器3026具有一第一端，耦接於第一輸入緩衝器3022的輸出端，用以接收第二雙倍數據速率資料DDRD3’的奇數項資料DDRD3’_O，及一第二端，用以輸出一調整過的雙倍數據速率資料DDRD3”的奇數項資料DDRD3”_O；第二偶數暫存器3028具有一第一端，耦接於第一多工器3024的輸出端，用以接收第二雙倍數據速率資料DDRD3’的偶數項資料DDRD3’_E，及一第二端，用以輸出一調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E；第二多工器3030具有一第一端，耦接於第二奇數暫存器3026的輸出端，一第二端，耦接於第二偶數暫存器3028的輸出端，及一輸出端，其中第二多工器3030係根據雙倍數據速率訊號DDR，決定輸出調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E。
如第3B圖所示，第二輸入緩衝器3042具有一第一端，用以接收對應於雙倍數據速率資料DDRD3的光罩阻隔訊號MDDRD3，及一第二端，用以輸出對應於雙倍數據速率資料DDRD3的第一光罩阻隔訊號MDDRD3’；第三多工器3044具有一第一端，耦接於第二輸入緩衝器3042的第二端，一第二端，耦接於地端GND，及一輸出端，其中第三多工器3044係根據雙倍數據速率訊號DDR，決定輸出對應於第二雙倍數據速率資料DDRD3’的偶數項資料DDRD3’_E的第一光罩阻隔訊號MDDRD3’_E；第三奇數暫存器3046具有一第一端，耦接於第二輸入緩衝器3042的第二端，用以接收對應於第二雙倍數據速率資料DDRD3’的奇數項資料DDRD3’_O的第一光罩阻隔訊號MDDRD3’_O，及一第二端，用以輸出對應於調整過的雙倍數據速率資料DDRD3”的奇數項資料DDRD3”_O的光罩阻隔訊號MDDRD3”_O；第三偶數暫存器3048具有一第一端，耦接於第三多工器3044的輸出端，用以接收對應於第二雙倍數據速率資料DDRD3’的偶數項資料DDRD3’_E的第一光罩阻隔訊號MDDRD3’_E，及一第二端，用以輸出對應於調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E的光罩阻隔訊號MDDRD3”_E；第四多工器3050具有一第一端，耦接於第三奇數暫存器3046的輸出端，一第二端，耦接於第三偶數暫存器3048的輸出端，及一輸出端，其中第四多工器3050係根據雙倍數據速率訊號DDR，決定輸出對應於調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E的光罩阻隔訊號MDDRD3”_E。
請參照第3D圖，第3D圖係為說明當電路架構300接收雙倍數據速率資料DDRD3時，第一開關3162、第二開關3164、第三開關3182、第二開關3184的狀態的示意圖。如第3D圖所示，當電路架構300接收雙倍數據速率資料DDRD3時，第一開關3162、第二開關3164、第三開關3182、第四開關3184皆為開啟狀態。如第3B圖所示，第一開關3162具有一第一端，耦接於第二奇數暫存器3026的輸出端，一第二端，用以接收第一寫入控制訊號FWS，及一第三端，用以根據第一寫入控制訊號FWS，輸出調整過的雙倍數據速率資料DDRD3”的奇數項資料DDRD3”_O至第一奇數項輸入暫存器306；第二開關3164具有一第一端，耦接於第二多工器3030的輸出端，一第二端，用以接收第一寫入控制訊號FWS，及一第三端，用以根據第一寫入控制訊號FWS，輸出調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E至第一偶數項輸入暫存器308。
如第3B圖和第3D圖所示，第三開關3182具有一第一端，耦接於第三奇數暫存器3046的輸出端，一第二端，用以接收第二寫入控制訊號SWS，及一第三端，用以根據第二寫入控制訊號SWS，輸出對應於調整過的雙倍數據速率資料DDRD3”的奇數項資料DDRD3”_O的光罩阻隔訊號MDDRD3”_O至第一奇數項輸入暫存器306；第四開關3184具有一第一端，耦接於第四多工器3050的輸出端，一第二端，用以接收第二寫入控制訊號SWS，及一第三端，用以根據第二寫入控制訊號SWS，輸出對應於調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E的光罩阻隔訊號MDDRD3”_E至第一偶數項輸入暫存器308。
因此，第一奇數項輸入暫存器306即可透過光罩阻隔訊號MDDRD3”_O阻隔調整過的雙倍數據速率資料DDRD3”的奇數項資料DDRD3”_O中的部分奇數項資料，並將奇數項資料DDRD3”_O中沒有被阻隔的奇數項資料，透過連接一記憶體的奇數區塊的二奇數差動匯流排OB、OBB寫入至記憶體的奇數區塊。第一偶數項輸入暫存器308即可透過光罩阻隔訊號MDDRD3”_E阻隔調整過的雙倍數據速率資料DDRD3”的偶數項資料DDRD3”_E中的部分偶數項資料，並將偶數項資料DDRD3”_E中沒有被阻隔的偶數項資料，透過連接記憶體的偶數區塊的二偶數差動匯流排EB、EBB寫入至記憶體的偶數區塊。
如第3C圖所示，第一輸入緩衝器3022接收單倍數據速率資料SDRD3，並輸出一第二單倍數據速率資料SDRD3’；第一多工器3024係根據單倍數據速率訊號SDR，決定輸出地端GND的訊號。第二奇數暫存器3026接收第二單倍數據速率資料SDRD3’，並輸出一調整過的單倍數據速率資料SDRD3”。此時，因為第二偶數暫存器3028係接收地端GND的訊號，所以第二偶數暫存器3028關閉。
如第3C圖所示，第二輸入緩衝器3042接收對應於單倍數據速率資料SDRD3的光罩阻隔訊號MSDRD3，並輸出對應於單倍數據速率資料SDRD3的第一光罩阻隔訊號MSDRD3’；第三多工器3044係根據單倍數據速率訊號SDR，決定輸出地端GND的訊號。第三奇數暫存器3046接收對應於第二單倍數據速率資料SDRD3’的第一光罩阻隔訊號MSDRD3’，並輸出對應於調整過的單倍數據速率資料SDRD3”的光罩阻隔訊號MSDRD3”。此時，因為第三偶數暫存器3048係接收地端GND的訊號，所以第三偶數暫存器3048關閉。
請參照第3E圖，第3E圖係為說明當電路架構300接收單倍數據速率資料SDRD3時，第一開關3162、第二開關3164、第三開關3182、第四開關3184的狀態的示意圖。如第3E圖所示，當電路架構300接收單倍數據速率資料SDRD3時，第一開關3162、第二開關3164、第三開關3182、第四開關3184係根據單倍數據速率資料SDRD3的最後一位元B0，開啟與關閉。因此，如第3C圖所示，當第一開關3162開啟與第二開關3164關閉時，調整過的單倍數據速率資料SDRD3”會透過第一開關3162輸入至第一奇數項輸入暫存器306；當第一開關3162關閉與第二開關3164開啟時，調整過的單倍數據速率資料SDRD3”會透過第二開關3164輸入至第一偶數項輸入暫存器308。另外，如第3C圖所示，當第三開關3182開啟與第四開關3184關閉時，光罩阻隔訊號MSDRD3”會透過第三開關3182輸入至第一奇數項輸入暫存器306，當第四開關3184開啟與第三開關3182關閉時，光罩阻隔訊號MSDRD3”會透過第四開關3184輸入至第一偶數項輸入暫存器308。注意的是，本發明第一開關3162~第四開關3084的開啟與關閉不限於第3E圖的情形，於其他實施例中，亦可使用相反的邏輯規則開啟與關閉第一開關3162~第四開關3084。
因此，第一奇數項輸入暫存器306即可透過光罩阻隔訊號MSDRD3”阻隔調整過的單倍數據速率資料SDRD3”的部分資料，並將單倍數據速率資料SDRD3”中沒有被阻隔的資料，透過二奇數差動匯流排OB、OBB寫入至記憶體的奇數區塊。第一偶數項輸入暫存器308即可透過光罩阻隔訊號MSDRD3”阻隔調整過的單倍數據速率資料SDRD3”中的部分資料，並將單倍數據速率資料SDRD3”中沒有被阻隔的資料，透過二偶數差動匯流排EB、EBB寫入至記憶體的偶數區塊。
請參照第4A圖、第4B圖、第4C圖和第4D圖，第4A圖係為說明電路架構300讀出第一雙倍數據速率資料DDRD4的示意圖，第4B圖係為說明電路架構300讀出單倍數據速率資料SDRD4的示意圖，第4C圖係為說明當電路架構300讀出第一雙倍數據速率資料DDRD4時，第五開關3222和第六開關3224的狀態的示意圖，第4D圖係為說明當電路架構300讀出單倍數據速率資料SDRD4時，第五開關3222和第六開關3224的狀態的示意圖。如第4A圖和第4C圖所示，因為第五開關3222和第六開關3224皆為開啟，所以第五開關3222輸出第一奇數項輸出暫存器310輸出的雙倍數據速率資料DDRD4”的奇數項資料DDRD4”_O，且第六開關3224輸出第一偶數項輸出暫存器312輸出的雙倍數據速率資料DDRD4”的偶數項資料DDRD4”_E，其中第一奇數項輸出暫存器310係由二奇數差動匯流排OB、OBB接收雙倍數據速率資料DDRD4”的奇數項資料DDRD4”_O，以及第一偶數項輸出暫存器312係由二偶數差動匯流排EB、EBB接收雙倍數據速率資料DDRD4”的偶數項資料DDRD4”_E。排程緩衝器3242係耦接於讀出開關電路322，用以排程並調整雙倍數據速率資料DDRD4”的奇數項資料DDRD4”_O及DDRD4”的偶數項資料DDRD4”_E成為一雙倍數據速率暫存資料DDRD4’，以及調整雙倍數據速率暫存資料DDRD4’；離線驅動電路3244係用以提高雙倍數據速率暫存資料DDRD4’的準確性，並輸出第一雙倍數據速率資料DDRD4。
如第4D圖所示，當電路架構300讀出單倍數據速率資料SDRD4時，第五開關3222和第六開關3224係根據單倍數據速率資料SDRD4的最後一位元B0，開啟與關閉。因此，如第4B圖所示，當第五開關3222開啟與第六開關3224關閉時，單倍數據速率資料SDRD4”透過二奇數差動匯流排OB、OBB由記憶體的奇數區塊輸入至第一奇數項輸出暫存器310。而單倍數據速率資料SDRD4”再透過第五開關3222輸入至排程緩衝器3242。當第五開關3222關閉與第六開關3224開啟時，單倍數據速率資料SDRD4”透過二偶數差動匯流排EB、EBB由記憶體的偶數區塊輸入至第一偶數項輸出暫存器312。而單倍數據速率資料SDRD4”再透過第六開關3224輸入至排程緩衝器3242。注意的是，本發明第五開關3222和第六開關3224的開啟與關閉不限於第4D圖的情形，於其他實施例中，亦可使用相反的邏輯規則開啟與關閉第五開關3222和第六開關。
排程緩衝器3242調整第一奇數項輸出暫存器310輸出的單倍數據速率資料SDRD4”及第一偶數項輸出暫存器312輸出的單倍數據速率資料SDRD4”成為一單倍數據速率暫存資料SDRD4’；離線驅動電路3244係用以提高單倍數據速率暫存資料SDRD4’的準確性，並輸出第一單倍數據速率資料SDRD4。
綜上所述，本發明所提供的雙倍/單倍數據速率電路共存的電路架構，在寫入雙倍數據速率資料及單倍數據速率資料時，可共用同一記憶體。因此，本發明可解決在先前技術中，雙倍數據速率電路和單倍數據速率電路無法共用一記憶體的問題。如此，在記憶體晶片輕薄短小的趨勢下，本發明將具有較先前技術高的競爭優勢。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．雙倍數據速率電路
102、202、302．．．資料寫入電路
104、204、304．．．光罩資訊電路
120、220、324．．．資料讀出電路
122．．．第一奇數項輸出暫存器
124．．．第一偶數項輸出暫存器
200．．．單倍數據速率電路
206．．．第一輸入暫存器
208．．．第一輸出暫存器
300．．．電路架構
106、306．．．第一奇數項輸入暫存器
108、308．．．第一偶數項輸入暫存器
310．．．第一奇數項輸出暫存器
312．．．第一偶數項輸出暫存器
314．．．寫入開關控制電路
316．．．第一寫入開關電路
318．．．第二寫入開關電路
320．．．讀出開關控制電路
322．．．讀出開關電路
1022、2022、3022．．．第一輸入緩衝電路
1024、3026．．．第二奇數暫存器
1026、3028．．．第二偶數暫存器
1042、2042、3042．．．第二輸入緩衝電路
1044、3046．．．第三奇數暫存器
1046、3048．．．第三偶數暫存器
1202．．．奇數排程緩衝器
1204．．．偶數排程緩衝器
2024．．．第二輸入暫存器
2044．．．第三輸入暫存器
2202、3242．．．排程緩衝器
2206、3244．．．離線驅動電路
3024．．．第一多工器
3030．．．第二多工器
3044．．．第三多工器
3050．．．第四多工器
3162．．．第一開關
3164．．．第二開關
3182．．．第三開關
3184．．．第四開關
3222．．．第五開關
3224．．．第六開關
B0．．．最後一位元
DDRD1、DDRD2、DDRD3．．．雙倍數據速率資料
DDRD4．．．第一雙倍數據速率資料
DDRD3’、DDRD4”．．．第二雙倍數據速率資料
DDRD4’．．．雙倍數據速率暫存資料
DDRD1_E、DDRD3’_E、DDRD3”_E、DDRD4”_E、DDRD2_E．．．偶數項資料
DDRD1_O、DDRD3’_O、DDRD3”_O、DDRD4”_O、DDRD2_O．．．奇數項資料
DDR．．．雙倍數據速率訊號
EB、EBB．．．偶數差動匯流排
FWS．．．第一寫入控制訊號
GND．．．地端
MDDRD1_O、MDDRD1_E、MDDRD3、MDDRD3”_O、MDDRD3”_E、MSDRD3、MSDRD3”、MDDRD1、MSDRD1．．．光罩阻隔訊號
MDDRD3’、MDDRD3’_E、MDDRD3’_O、MSDRD3’．．．第一光罩阻隔訊號
OB、OBB．．．奇數差動匯流排
RC．．．讀出控制訊號
SDRD1、SDRD2、SDRD2’SDRD3、SDRD3”、SDRD4”．．．單倍數據速率資料
SDRD4．．．第一單倍數據速率資料
SDRD3’．．．第二單倍數據速率資料
SDRD4’．．．單倍數據速率暫存資料
SDR．．．單倍數據速率訊號
S1、S1B、O1、O1B、E1、E1B．．．差動訊號
S、SB．．．差動匯流排
SWS．．．第二寫入控制訊號
SYN．．．同步訊號
第1A圖係為先前技術說明雙倍數據速率電路的示意圖。
第1B圖係為說明雙倍數據速率電路寫入雙倍數據速率資料及相對應的光罩資訊的示意圖。
第1C圖係為說明雙倍數據速率電路讀出雙倍數據速率資料的示意圖。
第2A圖係為先前技術說明單倍數據速率電路的示意圖。
第2B圖係為說明單倍數據速率電路寫入單倍數據速率資料及相對應的光罩資訊的示意圖。
第2C圖係為說明單倍數據速率電路讀出單倍數據速率資料的示意圖。
第3A圖係為本發明的一實施例說明一種雙倍/單倍數據速率電路共存的電路架構的示意圖。
第3B圖係為說明電路架構寫入雙倍數據速率資料及相對應的光罩資訊的示意圖。
第3C圖係為說明電路架構寫入單倍數據速率資料及相對應的光罩資訊的示意圖。
第3D圖係為說明當電路架構接收雙倍數據速率資料時，第一開關、第二開關、第三開關、第二開關的狀態的示意圖。
第3E圖係為說明當電路架構接收單倍數據速率資料時，第一開關、第二開關、第三開關、第二開關的狀態的示意圖。
第4A圖係為說明電路架構讀出雙倍數據速率資料的示意圖。
第4B圖係為說明電路架構讀出單倍數據速率資料的示意圖。
第4C圖係為說明當電路架構讀出雙倍數據速率資料時，第五開關和第六開關的狀態的示意圖。
第4D圖係為說明當電路架構讀出單倍數據速率資料時，第五開關和第六開關的狀態的示意圖。
300．．．電路架構
302．．．資料寫入電路
304．．．光罩資訊電路
306．．．第一奇數項輸入暫存器
308．．．第一偶數項輸入暫存器
310．．．第一奇數項輸出暫存器
312．．．第一偶數項輸出暫存器
314．．．寫入開關控制電路
316．．．第一寫入開關電路
318．．．第二寫入開關電路
320．．．讀出開關控制電路
322．．．讀出開關電路
324．．．資料讀出電路
3022．．．第一輸入緩衝電路
3024．．．第一多工器
3026．．．第二奇數暫存器
3028．．．第二偶數暫存器
3030．．．第二多工器
3042．．．第二輸入緩衝電路
3044．．．第三多工器
3046．．．第三奇數暫存器
3048．．．第三偶數暫存器
3050．．．第四多工器
3162．．．第一開關
3164．．．第二開關
3182．．．第三開關
3184．．．第四開關
3222．．．第五開關
3224．．．第六開關
3242．．．排程緩衝器
3244．．．離線驅動電路
B0．．．最後一位元
DDR．．．雙倍數據速率訊號
FWS．．．第一寫入控制訊號
GND．．．地端
RC．．．讀出控制訊號
SDR．．．單倍數據速率訊號
SWS．．．第二寫入控制訊號

权利要求:
Claims (18)
[1] 一種適用於雙倍/單倍數據速率的記憶體存取電路，包含：一資料寫入電路，用以接收一雙倍數據速率資料或一單倍數據速率資料，並輸出一調整過的雙倍數據速率資料的奇數項資料及偶數項資料或一調整過的單倍數據速率資料；以及一第一寫入開關電路，用以當該資料寫入電路接收該雙倍數據速率資料時，輸出該調整過的雙倍數據速率資料的奇數項資料至一記憶體的奇數區塊，及輸出該調整過的雙倍數據速率資料的偶數項資料至該記憶體的偶數區塊，以及當該資料寫入電路接收該單倍數據速率資料時，輸出該調整過的單倍數據速率資料至該記憶體的奇數區塊或該記憶體的偶數區塊。
[2] 如請求項1所述之記憶體存取電路，更包含：一第一奇數項輸入暫存器，耦接該第一寫入開關電路以及連接該記憶體的奇數區塊的二奇數差動匯流排，用以暫存該第一寫入開關電路輸出之該調整過的雙倍數據速率資料的奇數項資料及該調整過的單倍數據速率資料；以及一第一偶數項輸入暫存器，耦接該第一寫入開關電路以及連接該記憶體的偶數區塊的二偶數差動匯流排，用以暫存該第一寫入開關電路輸出之該調整過的雙倍數據速率資料的偶數項資料及該調整過的單倍數據速率資料。
[3] 如請求項2所述之記憶體存取電路，更包含：一光罩資訊電路，用以接收對應於該雙倍數據速率資料或該單倍數據速率資料的光罩阻隔訊號，並輸出對應於該調整過的雙倍數據速率資料的奇數項資料、偶數項資料或該調整過的單倍數據速率資料的光罩阻隔訊號；一第二寫入開關電路，用以當該資料寫入電路接收該雙倍數據速率資料時，輸出對應於該調整過的雙倍數據速率資料的奇數項資料的光罩阻隔訊號至該第一奇數項輸入暫存器，及輸出對應於該調整過的雙倍數據速率資料的偶數項資料的光罩阻隔訊號至該第一偶數項輸入暫存器，以及當該資料寫入電路接收該單倍數據速率資料時，輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號至該第一奇數項輸入暫存器或該第一偶數項輸入暫存器。
[4] 如請求項3所述之記憶體存取電路，其中：對應於該調整過的雙倍數據速率資料的奇數項資料的光罩阻隔訊號係用以阻隔該調整過的雙倍數據速率資料的奇數項資料的部分資料輸出至該記憶體的奇數區塊；對應於該調整過的雙倍數據速率資料的偶數項資料的光罩阻隔訊號係用以阻隔該調整過的雙倍數據速率資料的偶數項資料的部分資料輸出至該記憶體的偶數區塊；以及對應於該調整過的單倍數據速率資料的光罩阻隔訊號係用以阻隔該調整過的單倍數據速率資料的部分資料輸出至該記憶體的奇數區塊或該記憶體的偶數區塊。
[5] 如請求項3所述之記憶體存取電路，更包含：一寫入開關控制電路，用以根據一雙倍數據速率訊號、一單倍數據速率訊號及該資料寫入電路接收的單倍數據速率資料的最後一位元，控制該第一寫入開關電路及該第二寫入開關電路。
[6] 如請求項5所述之記憶體存取電路，其中：當該資料寫入電路接收的單倍數據速率資料的最後一位元為邏輯0時，該第一寫入開關電路輸出該調整過的單倍數據速率資料至該第一奇數項輸入暫存器，且該第二寫入開關電路輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號至該第一奇數項輸入暫存器；以及當該資料寫入電路接收的單倍數據速率資料的最後一位元為邏輯1時，該第一寫入開關電路輸出該調整過的單倍數據速率資料至該第一偶數項輸入暫存器，且該第二寫入開關電路輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號至該第一偶數項輸入暫存器。
[7] 如請求項5所述之記憶體存取電路，其中：當該資料寫入電路接收的單倍數據速率資料的最後一位元為邏輯1時，該第一寫入開關電路輸出該調整過的單倍數據速率資料至該第一奇數項輸入暫存器，且該第二寫入開關電路輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號至該第一奇數項輸入暫存器；以及當該資料寫入電路接收的單倍數據速率資料的最後一位元為邏輯0時，該第一寫入開關電路輸出該調整過的單倍數據速率資料至該第一偶數項輸入暫存器，且該第二寫入開關電路輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號至該第一偶數項輸入暫存器。
[8] 如請求項1所述之記憶體存取電路，更包含：一讀出開關電路，根據一讀出控制訊號，輸出來自該記憶體的奇數區塊的雙倍數據速率資料的奇數項資料及來自該記憶體的偶數區塊的雙倍數據速率資料的偶數項資料，或輸出來自該記憶體的奇數區塊或來自該記憶體的偶數區塊的單倍數據速率資料；及一資料讀出電路，用以排程並調整該讀出開關電路輸出的雙倍數據速率資料的奇數項資料及雙倍數據速率資料的偶數項資料成為一第一雙倍數據速率資料，並輸出該第一雙倍數據速率資料，以及調整該讀出開關電路輸出的單倍數據速率資料為一第一單倍數據速率資料，並輸出該第一單倍數據速率資料。
[9] 如請求項8所述之記憶體存取電路，更包含：一第一奇數項輸出暫存器，耦接該讀出開關電路以及連接該記憶體的奇數區塊的二奇數差動匯流排；以及一第一偶數項輸出暫存器，耦接該讀出開關電路以及連接該記憶體的偶數區塊的二偶數差動匯流排。
[10] 如請求項8所述之記憶體存取電路，更包含：一讀出開關控制電路，用以根據一雙倍數據速率訊號、一單倍數據速率訊號、來自該記憶體的奇數區塊或來自該記憶體的偶數區塊的單倍數據速率資料的最後一位元及一同步訊號，輸出該讀出控制訊號。
[11] 如請求項10所述之記憶體存取電路，其中：當來自該記憶體的奇數區塊或來自該記憶體的偶數區塊的單倍數據速率資料的最後一位元為邏輯0時，該讀出開關電路輸出來自該記憶體的奇數區塊的單倍數據速率資料；以及當來自該記憶體的奇數區塊或來自該記憶體的偶數區塊的單倍數據速率資料的最後一位元為邏輯1時，該讀出開關電路輸出來自該記憶體的偶數區塊的單倍數據速率資料。
[12] 如請求項10所述之記憶體存取電路，其中：當來自該記憶體的奇數區塊或來自該記憶體的偶數區塊的單倍數據速率資料的最後一位元為邏輯1時，該讀出開關電路輸出來自該記憶體的奇數區塊的單倍數據速率資料；以及當來自該記憶體的奇數區塊或來自該記憶體的偶數區塊的單倍數據速率資料的最後一位元為邏輯0時，該讀出開關電路輸出來自該記憶體的偶數區塊的單倍數據速率資料。
[13] 如請求項1所述之記憶體存取電路，其中該資料寫入電路包含：一第一輸入緩衝器，具有一第一端，用以接收該雙倍數據速率資料及該單倍數據速率資料，及一第二端，用以輸出一第二雙倍數據速率資料及一第二單倍數據速率資料；一第一多工器，具有一第一端，耦接於該第一輸入緩衝器的第二端，一第二端，耦接於一地端，及一輸出端，其中該第一多工器係根據一雙倍數據速率訊號及一單倍數據速率訊號，決定輸出該第二雙倍數據速率資料的偶數項資料或該地端的訊號；一第二奇數暫存器，具有一第一端，耦接於該第一輸入緩衝器的輸出端，用以接收該第二雙倍數據速率資料的奇數項資料及該第二單倍數據速率資料，及一第二端，用以輸出該調整過的雙倍數據速率資料的奇數項資料及該調整過的單倍數據速率資料；一第二偶數暫存器，具有一第一端，耦接於該第一多工器的輸出端，用以接收該第二雙倍數據速率資料的偶數項資料，及一第二端，用以輸出該調整過的雙倍數據速率資料的偶數項資料；及一第二多工器，具有一第一端，耦接於該第二奇數暫存器的輸出端，一第二端，耦接於該第二偶數暫存器的輸出端，及一輸出端，其中該第二多工器係根據該雙倍數據速率訊號及該單倍數據速率訊號，決定輸出該調整過的雙倍數據速率資料的偶數項資料或該調整過的單倍數據速率資料。
[14] 如請求項3所述之記憶體存取電路，其中該光罩資訊電路包含：一第二輸入緩衝器，具有一第一端，用以接收該對應於該雙倍數據速率資料及該單倍數據速率資料的光罩阻隔訊號，及一第二端，用以輸出對應於該雙倍數據速率資料及該單倍數據速率資料的第一光罩阻隔訊號；一第三多工器，具有一第一端，耦接於該第二輸入緩衝器的第二端，一第二端，耦接於該地端，及一輸出端，其中該第三多工器係根據一單倍數據速率訊號及一雙倍數據速率訊號，決定輸出該地端的訊號或對應於該第二雙倍數據速率資料的偶數項資料的第一光罩阻隔訊號；一第三奇數暫存器，具有一第一端，耦接於該第二輸入緩衝器的第二端，用以接收對應於該第二雙倍數據速率資料的奇數項資料的第一光罩阻隔訊號及對應於該單倍數據速率資料的第一光罩阻隔訊號，及一第二端，用以輸出對應於該調整過的雙倍數據速率資料的奇數項資料及該調整過的單倍數據速率資料的光罩阻隔訊號；一第三偶數暫存器，具有一第一端，耦接於該第三多工器的輸出端，用以接收對應於該第二雙倍數據速率資料的偶數項資料的第一光罩阻隔訊號，及一第二端，用以輸出對應於該調整過的雙倍數據速率資料的偶數項資料的光罩阻隔訊號；及一第四多工器，具有一第一端，耦接於該第三奇數暫存器的輸出端，一第二端，耦接於該第三偶數暫存器的輸出端，及一輸出端，其中該第四多工器根據該單倍數據速率訊號及該雙倍數據速率訊號，決定輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號或該調整過的雙倍數據速率資料的偶數項資料的光罩阻隔訊號。
[15] 如請求項1所述之記憶體存取，其中該第一寫入開關電路包含：一第一開關，具有一第一端，耦接於該第二奇數暫存器的輸出端，一第二端，用以接收一第一寫入控制訊號，及一第三端，用以根據該第一寫入控制訊號，輸出該調整過的雙倍數據速率資料的奇數項資料及該調整過的單倍數據速率資料；及一第二開關，具有一第一端，耦接於該第二多工器的輸出端，一第二端，用以接收該第一寫入控制訊號，及一第三端，用以根據該第一寫入控制訊號，輸出該調整過的雙倍數據速率資料的偶數項資料及該調整過的單倍數據速率資料。
[16] 如請求項3所述之記憶體存取，其中該第二寫入開關電路包含：一第三開關，具有一第一端，耦接於該第三奇數暫存器的輸出端，一第二端，用以接收一第二寫入控制訊號，及一第三端，用以根據該第二寫入控制訊號，輸出對應於該調整過的雙倍數據速率資料的奇數項資料及該調整過的單倍數據速率資料的光罩阻隔訊號；及一第四開關，具有一第一端，耦接於該第四多工器的輸出端，一第二端，用以接收該第二寫入控制訊號，及一第三端，用以根據該第二寫入控制訊號，輸出對應於該調整過的單倍數據速率資料的光罩阻隔訊號及該調整過的雙倍數據速率資料的偶數項資料的光罩阻隔訊號。
[17] 如請求項9所述之記憶體存取，其中該讀出開關電路包含：一第五開關，具有一第一端，耦接於該第一奇數項輸出暫存器，一第二端，用以接收該讀出控制訊號，及一第三端，用以根據該讀出控制訊號，輸出該第一奇數項輸出暫存器輸出的雙倍數據速率資料的奇數項資料及該第一奇數項輸出暫存器輸出的單倍數據速率資料；及一第六開關，具有一第一端，耦接於該第一偶數項輸出暫存器，一第二端，用以接收該讀出控制訊號，及一第三端，用以根據該讀出控制訊號，輸出該第一偶數項輸出暫存器輸出的雙倍數據速率資料的偶數項資料及該第一偶數項輸出暫存器輸出的單倍數據速率資料。
[18] 如請求項9所述之記憶體存取，其中該資料讀出電路包含：一排程緩衝器，耦接於該讀出開關電路，用以排程並調整該第一奇數項輸出暫存器輸出的雙倍數據速率資料的奇數項資料及該第一偶數項輸出暫存器輸出的雙倍數據速率資料的偶數項資料成為一雙倍數據速率暫存資料，和調整該雙倍數據速率暫存資料，以及調整該第一奇數項輸出暫存器輸出的單倍數據速率資料和該第一偶數項輸出暫存器輸出的單倍數據速率資料，成為一單倍數據速率暫存資料；及一離線驅動電路(off chip driver)，用以提高該雙倍數據速率暫存資料的準確性，以產生並輸出該第一雙倍數據速率資料，及提高該單倍數據速率暫存資料的準確性，以產生並輸出該第一單倍數據速率資料。

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